Шина ISA - Временные диаграммы шины ISA
ОГЛАВЛЕНИЕ
6. Временные диаграммы шины ISA
В таблицах этой главы приведены временные соотношения для всех циклов, объясненных в предыдущей главе. Все времена приведены для частоты SYSCLK= 8 МГц, поэтому, если проектируемая внешняя плата должна работать в компьютерах с частотой SYSCLK до 16 МГц, то следует ужесточить требования к быстродействию внешней платы не менее чем в два раза по сравнению с приведенными. Для ресурсов все времена измерены на разъеме ресурса доступа. Время в пределах 0...11 нс добавлено для учета времени распространения сигнала по шине. В некоторых случаях сигнал возвращается от ресурса, который был источником сигнала, синхронизированного с возвращаемым и в этом случае добавлено 0...22 нс. Время "0" означает теоретически минимально возможное время и используется только как расчетное при определении времени цикла.
ПРИМЕЧАНИЕ: В таблицах и временных диаграммах приведены только сигналы -MEMR и -MEMW, а не -SMEMR и -SMEMW. Сигналы -SMEMR и -SMEMW вырабатываются с задержкой от 0 до 10 нс относительно сигналов -MEMR и -MEMW в тех случаях, когда ЦП, контроллер ПДП или контроллер регенерации является задатчиком на шине. Если задатчиком на шине является внешняя плата, то задержка может быть увеличена до 22 нс.
ПРИМЕЧАНИЕ: Во всех таблицах временных диаграмм TCLK обозначает период тактовой частоты шины.
Таблица 6.1. Временные соотношения для циклов с 0 тактов ожидания, нормальных и удлиненных, для 16- и 8-разрядных ресурсов памяти и УВВ.
N параметра | Наименование | Задатчик на шине (нс) | Ресурс доступа (нс) | ||
Мин | Макс | Мин | Макс | ||
1 | LA<23...17> устанавливается до BALE | 61 | 50 | ||
2 | Ширина импульса BALE | 61 | 50 | ||
3 | LA<23...17> сохраняется после BALE | 26 | 15 | ||
4 | LA<23...17> устанавливается до команды для 16-разрядной памяти [1] | 120 | 109 | ||
5 | -MEM CS16 истинный от LA<23...17> | 102 | 66 | ||
6 | -MEM CS16 удерживается после LA<23...17> | 0 | 0 | ||
7a | SA<19...0> устанавливается до команды для 16-разрядной памяти | 39 | 28 | ||
b | SA<19...0> устанавливается до команды для 16- или 8-разрядного УВВ | 102 | 91 | ||
c | -SBHE устанавливается до команды для 16-разрядной памяти | 49 | 38 | ||
d | -SBHE устанавливается до команды для 16- или 8-разрядного УВВ | 112 | 101 | ||
8a | Длительность команд записи/чтения при доступе к 16-разрядной памяти (нормальный или удлиненный цикл) | 250 | 239 | ||
b | Длительность команд записи/чтения при доступе к 16-разрядным УВВ (нормальный или удлиненный цикл) | 187 | 176 | ||
c | Длительность команд записи/чтения при доступе к 16-разрядной памяти (0 тактов ожидания цикл) | 125 | 114 | ||
d | Длительность команд записи/чтения при доступе к 8-разрядным ресурсам (нормальный или удлиненный цикл) | 530 | 519 | ||
9 | SA<19...0> устанавливается до BALE | 40 | 29 | ||
10a | Время установления данных после сигнала чтения 16-разрядной памяти | 209 | 187 | ||
b | Время установления данных после сигнала чтения 16- разрядного УВВ | 132 | 110 | ||
c | Время установления данных после сигнала чтения 16-разрядной памяти для цикла с 0 тактов ожидания | 132 | 110 | ||
d Время установления данных после сигнала чтения 8-разрядного УВВ | 489 | 467 | |||
11a | Время установления данных в цикле записи в 16-разрядную память | 29 | 40 | ||
b | Время установления данных в цикле записи в 16-разрядное УВВ | 33 | 22 | ||
c | Время установления данных в цикле записи в 8-разрядный ресурс | 33 | 22 | ||
12 | SA<19...0>, -SBHE снимаются после командного сигнала | 22 | 11 | ||
13a | Время выключения команды при доступе к 16-разрядному ресурсу | 125 | 114 | ||
b | Время выключения команды придоступе к 8-разрядному ресурсу | 187 | 176 | ||
14 | Время установления данных при чтении до снятия команды | 40 | 62 | ||
15a | Удержание данных при чтении | 0 | 0 | ||
b | Удержание данных при записи | 30 | 30 | ||
16 | Перевод сигналов SD<15...0> в третье состояние после снятия команды | 32 | 32 | ||
17 | -0WS истинный от команды | 40 | 18 | ||
18 | -I/O CS16 истинный от SA<19...0> | 126 | 90 | ||
19 | -I/O CS16 удерживается после снятия SA<19...0> | 0 | 0 | ||
20a | I/O CH RDY в лог."0" от 16-разрядной команды | 66 | 44 | ||
b | I/O CH RDY в лог."0" от 8-разрядной команды | 378 | 356 | ||
21 | I/O CH RDY длительность в лог."0" TCLK | 15600 | TCLK | 15600 | |
22 | Снятие командного сигнала после разрешения I/O CH RDY | TCLK | TCLK | ||
23 | Разрешение BALE после снятия команды | 50 | 61 | ||
24 | Период тактовой частоты (TCLK) | 125 | 167 | 125 | 167 |
25 | Данные устанавливаются до разрешения I/O CH RDY | 63 | |||
26 | LA<23...17> удерживается после разрешения команды обращения к памяти | 41 | 30 | ||
27 | Длительность -0WS | 125 | 125 | ||
28 | -0WS устанавливается до спада SYSCLK | 10 | |||
29 | -0WS удерживается после спада SYSCLK | 20 |
Примечание: (1) LA<23...17> вырабатываются так же как SA<19...0>, если задатчик на шине не центральный процессор.